Izpis gradiva

A+ | A- | | SLO | ENG

Naslov: Design and analysis of low power rapid charge holding dynamic latched comparator Avtorji: ID Thirunavukkarasu, Jaspar Vinitha Sundari (Avtor) ID Kuppusamy, Paramasivam (Avtor) Datoteke: PDF - Predstavitvena datoteka, prenos (3,08 MB) MD5: 7E35D877646C614A3FACE1D1712E85BF   URL - Izvorni URL, za dostop obiščite https://ojs.midem-drustvo.si/index.php/InfMIDEM/article/view/2113   URL - Izvorni URL, za dostop obiščite https://ojs.midem-drustvo.si/index.php/InfMIDEM/article/view/2113   To gradivo ima še več datotek. Celoten seznam je na voljo spodaj. Jezik: Angleški jezik Tipologija: 1.01 - Izvirni znanstveni članek Organizacija: MIDEM - Strokovno društvo za mikroelektroniko, elektronske sestavne dele in materiale Povzetek: The need for portable devices with high precision has raised the demand for optimization of power and delay in various dynamic comparator topologies. In this paper, an efficient architecture that does timely yet rapid comparison with reduced power dissipation and optimal energy per comparison is proposed. Introducing an extra tail transistor in preamplifier of comparator, assists in holding the high gain, thereby reducing delay as well as power. The latch is meanwhile ready with a minimum threshold value at its output nodes with the help of a pass transistor in between latch output nodes. The conventional, hybrid, and proposed architecture, namely Low power Rapid Charge Holding Dynamic Latched Comparator (LRCHDLC) are simulated and verified for power, delay, and energy efficiency in Cadence Virtuoso Spectre. The proposed technique shows a significant improvement in delay and power consumption when compared to conventional comparators. Monte Carlo simulation shows that the proposed technique is robust to the process mismatch, sustaining optimal power, delay and energy efficiency. Ključne besede: average power consumption, latch regeneration delay, hybrid dynamic latched comparator, rapid charge holding latched comparator Status publikacije: Objavljeno Verzija publikacije: Objavljena publikacija Datum objave: 01.01.2025 Leto izida: 2025 Št. strani: str. 201-217 Številčenje: Vol. 55, no. 4 PID: 20.500.12556/DiRROS-30242  UDK: 621.38:621.375.4 ISSN pri članku: 0352-9045 DOI: 10.33180/InfMIDEM2025.401  COBISS.SI-ID: 281578755  Opomba: Besedilo v angl.; Datum objave v DiRROS: 18.06.2026 Število ogledov: 126 Število prenosov: 134 Metapodatki:    Citiraj gradivo Navadno besedilo BibTeX EndNote XML EndNote/Refer RIS ABNT ACM Ref AMA APA Chicago 17th Author-Date Harvard IEEE ISO 690 MLA Vancouver : Kopiraj citat

Objavi na: Postavite miškin kazalec na naslov za izpis povzetka. Klik na naslov izpiše podrobnosti ali sproži prenos.

Gradivo je del revije

Naslov:	Informacije MIDEM : časopis za mikroelektroniko, elektronske sestavne dele in materiale
Skrajšan naslov:	Inf. MIDEM
Založnik:	Strokovno društvo za mikroelektroniko, elektronske sestavne dele in materiale
ISSN:	0352-9045
COBISS.SI-ID:	1220612

Licence

Licenca:	CC BY 4.0, Creative Commons Priznanje avtorstva 4.0 Mednarodna
Povezava:	http://creativecommons.org/licenses/by/4.0/deed.sl
Opis:	To je standardna licenca Creative Commons, ki daje uporabnikom največ možnosti za nadaljnjo uporabo dela, pri čemer morajo navesti avtorja.

Sekundarni jezik

Jezik:	Slovenski jezik
Naslov:	Oblikovanje in analiza dinamičnega komparatorja z zapahom z nizko porabo energije in hitrim polnjenjem
Povzetek:	Potreba po prenosnih napravah z visoko natančnostjo je povečala povpraševanje po optimizaciji moči in zamika v različnih dinamičnih topologijah komparatorjev. V članku je predlagana učinkovita arhitektura, ki omogoča pravočasno in hkrati hitro primerjavo z zmanjšano porabo energije. Dodajanje dodatnega repnega tranzistorja v predojačevalnik komparatorja pomaga ohraniti visoko ojačenje, s čimer se zmanjša zakasnitev in poraba energije. Zapah je medtem pripravljen z minimalno mejno vrednostjo na izhodnih vozliščih. Konvencionalna, hibridna in predlagana arhitektura, imenovana Low power Rapid Charge Holding Dynamic Latched Comparator (LRCHDLC), je simulirana in preverjena glede moči, zakasnitve in energetske učinkovitosti v Cadence Virtuoso Spectre. Predlagana tehnika kaže znatno izboljšanje zakasnitve in porabe moči v primerjavi s konvencionalnimi komparatorji. Simulacija Monte Carlo kaže, da je predlagana tehnika odporna na neskladje procesov, pri čemer ohranja optimalno moč, zakasnitev in energetsko učinkovitost.
Ključne besede:	povprečna poraba energije, zakasnitev regeneracije zapaha, hibridni dinamični komparator z zapahom, hitro polnjenje

Zbirka

To gradivo je del naslednjih zbirk del:

1. Informacije MIDEM

Datoteke

Podatki se nalagajo...

Nazaj