Digitalni repozitorij raziskovalnih organizacij Slovenije

Izpis gradiva
A+ | A- | Pomoč | SLO | ENG

Naslov:A configurable mixed-precision convolution processing unit generator in Chisel
Avtorji:ID Vreča, Jure, Institut Jožef Stefan (Avtor)
ID Biasizzo, Anton, Institut Jožef Stefan (Avtor)
Datoteke:URL URL - Izvorni URL, za dostop obiščite https://ieeexplore.ieee.org/document/10139758
 
.pdf PDF - Predstavitvena datoteka, prenos (332,90 KB)
MD5: 1D9BB8C9121F802E7E4CEA0F59DCFA95
 
Jezik:Angleški jezik
Tipologija:1.08 - Objavljeni znanstveni prispevek na konferenci
Organizacija:Logo IJS - Institut Jožef Stefan
Ključne besede:neural networks, quantization, Chisel, FPGA
Status publikacije:Objavljeno
Verzija publikacije:Nerecenzirani rokopis
Datum objave:02.06.2023
Založnik:IEEE
Leto izida:2023
Št. strani:Str. [1-4]
Izvor:ZDA
PID:20.500.12556/DiRROS-16621 Novo okno
UDK:004
ISSN pri članku:2473-2117
DOI:10.1109/DDECS57882.2023.10139758 Novo okno
COBISS.SI-ID:154805763 Novo okno
Avtorske pravice:© 2023 IEEE
Opomba:Nasl. z nasl. zaslona; Opis vira z dne 7. 6. 2023;
Datum objave v DiRROS:08.06.2023
Število ogledov:324
Število prenosov:217
Metapodatki:XML RDF-CHPDL DC-XML DC-RDF
:
Kopiraj citat
  
Objavi na:Bookmark and Share


Postavite miškin kazalec na naslov za izpis povzetka. Klik na naslov izpiše podrobnosti ali sproži prenos.

Gradivo je del revije

Naslov:IEEE International Symposium on Design and Diagnostics of Electronic Circuits & Systems
Skrajšan naslov:IEEE Int. Symp. Des. Diagn. Electron. Circuits Syst.
Založnik:Institute of Electrical and Electronics Engineers, Inc.
ISSN:2473-2117
COBISS.SI-ID:154802435 Novo okno

Gradivo je financirano iz projekta

Financer:ARRS - Agencija za raziskovalno dejavnost Republike Slovenije
Številka projekta:P2-0098
Naslov:Računalniške strukture in sistemi

Financer:EC - European Commission
Program financ.:H2020
Številka projekta:101007273
Naslov:Distributed Artificial Intelligent Systems
Akronim:DAIS

Sekundarni jezik

Jezik:Slovenski jezik
Ključne besede:nevronske mreže, Chisel, FPGA


Nazaj